Microcontroladores SPC5634MF2MLQ80 de 32 bits: MCU NXP MCU de 32 bits, núcleo Power Arch, memoria flash de 1,5 MB, 80 MHz, -40/+125 °C, grao automotriz, QFP 144
♠ Descrición do produto
| Atributo do produto | Valor do atributo |
| Fabricante: | NXP |
| Categoría do produto: | Microcontroladores de 32 bits - MCU |
| Directiva RoHS: | Detalles |
| Serie: | MPC5634M |
| Estilo de montaxe: | SMD/SMT |
| Paquete/Caixa: | LQFP-144 |
| Núcleo: | e200z3 |
| Tamaño da memoria do programa: | 1,5 MB |
| Tamaño da RAM de datos: | 94 kB |
| Largura do bus de datos: | 32 bits |
| Resolución ADC: | 2 x 8 bits/10 bits/12 bits |
| Frecuencia máxima de reloxo: | 80 MHz |
| Número de E/S: | 80 E/S |
| Tensión de alimentación - Mín.: | 1,14 V |
| Tensión de alimentación - Máx.: | 1,32 V |
| Temperatura mínima de funcionamento: | - 40 °C |
| Temperatura máxima de funcionamento: | + 150 °C |
| Cualificación: | AEC-Q100 |
| Embalaxe: | Bandexa |
| Tensión de subministración analóxica: | 5,25 V |
| Marca: | Semicondutores NXP |
| Tipo de RAM de datos: | SRAM |
| Voltaxe de E/S: | 5,25 V |
| Sensible á humidade: | Si |
| Produto: | MCU |
| Tipo de produto: | Microcontroladores de 32 bits - MCU |
| Tipo de memoria de programa: | Flash |
| Cantidade do paquete de fábrica: | 60 |
| Subcategoría: | Microcontroladores - MCU |
| Temporizadores de vixilancia: | Temporizador de vixilancia |
| Alias de número de peza: | 935311091557 |
| Peso unitario: | 1,319 gramos |
♠ Microcontroladores de 32 bits - MCU
Estes microcontroladores de automoción de 32 bits son unha familia de dispositivos sistema en chip (SoC) que conteñen todas as características da familia MPC5500 e moitas características novas xunto coa tecnoloxía CMOS de 90 nm de alto rendemento para proporcionar unha redución substancial do custo por característica e unha mellora significativa do rendemento. O núcleo do procesador host avanzado e rendible desta familia de controladores de automoción está construído sobre a tecnoloxía Power Architecture®. Esta familia contén melloras que melloran o axuste da arquitectura nas aplicacións integradas, inclúe soporte de instrucións adicional para o procesamento de sinais dixitais (DSP), integra tecnoloxías (como unha unidade de procesador de tempo mellorada, un conversor analóxico-dixital en cola mellorado, unha rede de área de controlador e un sistema modular de entrada-saída mellorado) que son importantes para as aplicacións actuais de transmisión de gama baixa. Esta familia de dispositivos é unha extensión totalmente compatible coa familia MPC5500 de Freescale. O dispositivo ten un único nivel de xerarquía de memoria que consiste en ata 94 KB de SRAM en chip e ata 1,5 MB de memoria flash interna. O dispositivo tamén ten unha interface de bus externa (EBI) para a "calibración". Esta interface de bus externo foi deseñada para soportar a maioría das memorias estándar empregadas coas familias MPC5xx e MPC55xx.
• Parámetros de funcionamento
— Funcionamento totalmente estático, 0 MHz–80 MHz (máis un 2 % de modulación de frecuencia – 82 MHz)
— Rango de funcionamento da temperatura de unión de –40 ℃ a 150 ℃
— Deseño de baixo consumo
– Disipación de potencia inferior a 400 mW (nominal)
– Deseñado para a xestión dinámica de enerxía do núcleo e dos periféricos
– Control de reloxo por software para periféricos
– Modo de parada de baixo consumo, con todos os reloxos parados
— Fabricado no proceso de 90 nm
— Lóxica interna de 1,2 V
— Fonte de alimentación única con 5,0 V -10%/+5 % (4,5 V a 5,25 V) con regulador interno para fornecer 3,3 V e 1,2 V para o núcleo
— Pines de entrada e saída cun rango de 5,0 V -10%/+5% (4,5 V a 5,25 V)
– Niveis de conmutación CMOS VDDE 35 %/65 % (con histérese)
– Histérese seleccionable
– Control de velocidade de cambio seleccionable
— Pinos Nexus alimentados por unha fonte de alimentación de 3,3 V
— Deseñado con técnicas de redución de EMI
– Bucle de fase bloqueada
– Modulación de frecuencia da frecuencia do reloxo do sistema
– Capacitancia de derivación no chip
– Velocidade de xiro e forza de accionamento seleccionables
• Procesador central e200z335 de alto rendemento
— Modelo de programador do Libro E de Power Architecture de 32 bits
— Melloras na codificación de lonxitude variable
– Permite que o conxunto de instrucións de Power Architecture sexa codificado opcionalmente en instrucións mixtas de 16 e 32 bits
– Resulta nun tamaño de código máis pequeno
— CPU compatible coa tecnoloxía Power Architecture de 32 bits dun só problema
— Execución e retirada por encargo
— Xestión precisa de excepcións
— Unidade de procesamento de sucursais
– Sumador de cálculo de enderezos de sucursal dedicado
– Aceleración de ramas usando o búfer de instrucións Branch Lookahead
— Unidade de carga/almacenamento
– Latencia de carga dun ciclo
– Totalmente canalizado
– Soporte Big e Little Endian
– Soporte de acceso desalinhado
– Burbullas de canalización sen carga de uso
— Trinta e dous rexistros de propósito xeral (GPR) de 64 bits
— Unidade de xestión de memoria (MMU) con búfer de tradución asociativo (TLB) de 16 entradas
— Bus de instrucións e bus de carga/almacenamento separados
— Soporte de interrupcións vectorizadas
— Latencia de interrupción < 120 ns a 80 MHz (medida desde a solicitude de interrupción ata a execución da primeira instrución do xestor de excepcións de interrupción)
