XC6SLX75-2FGG484C Matriz de porta programable de campo

• Familia Spartan-6:

1. Spartan-6 LX FPGA: lóxica optimizada
2. Spartan-6 LXT FPGA: conectividade en serie de alta velocidade

• Deseñado para baixo custo

1. Múltiples bloques integrados eficientes
2. Selección optimizada de estándares de E/S
3. Almofadas escalonadas
4. Paquetes plásticos de gran volume unidos por cable

• Baixa potencia estática e dinámica

1. Proceso de 45 nm optimizado para custos e baixa potencia
2. Hibernar o modo de apagado para cero enerxía
3. O modo de suspensión mantén o estado e a configuración con activación multi-pin, mellora de control
4. Tensión do núcleo de menor potencia de 1,0 V (FPGA LX, só -1L)
5. Tensión de núcleo de 1,2 V de alto rendemento (FPGA LX e LXT, graos de velocidade -2, -3 e -3N)

• Bancos de interfaces SelectIO™ multivoltaxe e multiestándar

1. Velocidade de transferencia de datos de ata 1.080 Mb/s por E/S diferencial
2. Unidade de saída seleccionable, ata 24 mA por pin
3. Estándares e protocolos de 3,3 V a 1,2 VI/O
4. Interfaces de memoria HSTL e SSTL de baixo custo
5. Cumprimento de intercambio en quente
6. Taxas de variación de E/S axustables para mellorar a integridade do sinal

• Transceptores serie GTP de alta velocidade nos FPGA LXT

1. Ata 3,2 Gb/s
2. Interfaces de alta velocidade que inclúen: Serial ATA, Aurora, 1G Ethernet, PCI Express, OBSAI, CPRI, EPON, GPON, DisplayPort e XAUI

• Bloque de punto final integrado para deseños PCI Express (LXT)
• Compatibilidade con tecnoloxía PCI® de baixo custo compatible coa especificación de 33 MHz, 32 e 64 bits.
• Cortes eficientes DSP48A1

1. Procesamento de sinal e aritmética de alto rendemento
2. Multiplicador rápido de 18 x 18 e acumulador de 48 bits
3. Capacidade de canalización e cascada
4. Pre-sumador para axudar ás aplicacións de filtro

• Bloques controladores de memoria integrados

1. Compatibilidade con DDR, DDR2, DDR3 e LPDDR
2. Velocidades de datos de ata 800 Mb/s (ancho de banda máximo de 12,8 Gb/s)
3. Estrutura de bus multiporto con FIFO independente para reducir os problemas de tempo de deseño

• Abundantes recursos lóxicos con capacidade lóxica aumentada

1. Rexistro de quendas opcional ou soporte de RAM distribuída
2. Os eficientes LUT de 6 entradas melloran o rendemento e minimizan a potencia
3. LUT con chanclas duales para aplicacións centradas en tuberías

• Bloquear RAM cunha granularidade ampla

1. RAM de bloque rápido con habilitación de escritura de bytes
2. Bloques de 18 Kb que se poden programar opcionalmente como dous bloques RAM independentes de 9 Kb

• Clock Management Tile (CMT) para mellorar o rendemento

1. Reloxo flexible e de baixo ruído
2. Os xestores de reloxos dixitais (DCM) eliminan o sesgo do reloxo e a distorsión do ciclo de traballo
3. Loops de bloqueo de fase (PLL) para reloxo de baixa fluctuación
4. Síntese de frecuencia con multiplicación, división e cambio de fase simultáneos
5. Dezaseis redes de reloxos globais de baixa inclinación

• Configuración simplificada, admite estándares de baixo custo

1. Configuración de detección automática de 2 pines
2. Amplo soporte SPI de terceiros (ata x4) e NOR flash
3. Flash de plataforma Xilinx rico en funcións con JTAG
4. Compatibilidade con MultiBoot para a actualización remota con múltiples fluxos de bits, mediante a protección de watchdog

• Seguridade mellorada para a protección do deseño

1. Identificador único de ADN do dispositivo para a autenticación do deseño
2. Cifrado de bitstream AES nos dispositivos máis grandes

• Procesamento integrado máis rápido cun procesador suave MicroBlaze™ mellorado e de baixo custo
• IP líderes e deseños de referencia